北京: "韜定律"背後:北京苦苦求而不得

2026-06-04 | 來源: 華爾街日報網 | 轉到微信 | 有0人參與評論 | 字體: 放大縮小 | 收藏 | 打印

《華爾街日報》記者魏靈玲：華為表示通過替代技術方案，到2031年能比肩尖端芯片性能。但有分析師認為，到2031年，華為與對手的實際差距是六到八年，而不是其暗示的三年。

2019年，在為一本關於美中競爭的書進行調研期間，我參觀了華為(Huawei)在東莞新建的龐大研發園區。這裡距離華為的深圳總部約有一小時車程。該園區景象令人歎為觀止：占地300英畝，容納了2.5萬多名員工，建有12個仿照巴黎、盧森堡等城市的歐洲風格“小鎮”，這些小鎮由一列仿照深圳地鐵打造的小火車連接。一位華為高管一本正經地向我解釋這一設計：“我們在歐洲發展得很好。”

這座園區無處不彰顯著該公司的自信。在當年11月接受《華爾街日報》專訪時，華為創始人任正非邀請時任美國總統川普前去參觀，並以其一貫的豪言壯語對美國的制裁不以為意。他在談到這些制裁時表示，他們盡可以一直制裁我們，“我們沒有美國是能生存得下來的。”

六年多過去了，華為依然屹立不倒，也依然自信滿滿。上周，華為半導體業務負責人何庭波在上海舉行的一場芯片會議上登台，宣布“摩爾定律”有了“繼承者”。自1960年代以來，芯片性能大約每兩年增長一倍的規律一直是該行業遵循的經驗法則。被譽為華為“芯片女王”的何庭波將這一“繼承者”稱為“韜定律”。

然而，仔細研讀該公司的技術論文就會發現，其中傳遞的信息與華為想表達的並不一致。

這種工程技術確實成立。可以將傳統芯片想象成一個單層建築——幾十年來，要提升其“容量”，唯一的方法就是縮小內部的一切東西。華為的技術則另辟蹊徑：不再致力於縮小尺寸，而是往上堆疊，將兩層電路堆疊在一起，從而縮短信號傳輸距離。該公司表示，這種方法將使其下一代芯片的晶體管密度比上一代提升55%，並有望到2031年實現尖端性能。

“這種工程技術確實令人印象深刻，”評估了該論文的獨立半導體分析師吉米·古德裡奇(Jimmy Goodrich)指出，“但將其稱為‘突破’則並不成立。”他說，這是因為華為是在利用現有的工具做一些巧妙的改進——這才是實際情況。

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本文作者在華為東莞園區留影，攝於2019年。圖片來源：LINGLING WEI/WSJ

向上堆疊並不算新想法——台積電(TSMC)、英特爾(Intel）、AMD和三星(Samsung)也在這麼做。古德裡奇說，不同之處在於，這些公司的設計都是在采用極紫外光刻(EUV)技術制造的芯片上堆疊：EUV是過去十年推動該行業取得最大進步的制造工藝。EUV光刻機幾乎完全由荷蘭的阿斯麥(ASML)制造，而自2019年以來，美國主導的出口管制已禁止向中國銷售此類設備。

中國目前還沒有本土的替代技術。華為正將堆疊技術宣傳為傳統芯片演進的替代方案，而非補充手段，原因恰恰在於：能讓其成為補充手段的那項關鍵技術，正是華為求而不得的。

華為關於“韜定律”的論文基本上承認了這一點。該論文在開頭指出，對於那些“使用最先進光刻技術受到限制的組織來說，這種限制更早地變得具有約束力，並且更加嚴重。”幾頁後又寫道：“假設另一個節點將解決該問題，則不再成立。”

古德裡奇稱，這是“迄今為止來自華為內部最清晰的表態，表明他們已經接受了在可預見的短期內都無法突破EUV壁壘。”

現在來看看差距。華為的目標是通過在成熟制程硅片上進行堆疊，到2031年比肩尖端芯片性能。古德裡奇指出，台積電將在2028年達到這一性能水平——並且到2031年將再領先一代，在更先進的芯片上應用同樣的堆疊技術。該分析師表示：“到2031年，實際差距是六到八年，而不是華為的公告所暗示的三年。”

古德裡奇說，還有一個現實問題。據估計，華為工廠生產的芯片良率只有約20%——這意味著每五顆芯片中就有四顆是有缺陷的。堆疊技術需要將兩顆芯片以極高的精度鍵合在一起。如果單顆芯片的良率本就不高，那麼當你需要兩顆芯片同時都合格，整體良率只會更加堪憂。